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Multi Dimensional Dynamic Array Constraint support Issue in System Verilog/UVM
I've the below example for multi dimensional dynamic array randomization;program main(); class base; rand int array_of_frames[][][]; rand int frame_height; rand int frame_width;...
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performance: constraints list of lists
Hi,I'm trying to get the best performance from constrained a list of list of mvl (data_l) to a list of list of bit (data) ; pseudocode: data[i][j] = ((data_l[i][j] == MVL_1 ) ? 1:0) Simulator used...
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Simvision Changes the Trace type of some signals on reinvoke
I am using SimVision 15.20-s024.I have a set of signals which are of type real that I am looking at in simvision. In my simvision session, I set the trace type to "Digital" since the default...
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How to use uvm_agent for sequencing
Hi all,based on the discussion in https://community.cadence.com/cadence_technology_forums/f/functional-verification/38665/run_phase-doesn-t-update-sv-interface-signals I have extended the testbench...
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Unable to simulate Verilog Testbench - 'lic_error-18'
Hi,I am trying to simulate a simple AND gate written in Verilog, using NCLaunch.The code for my gate is the following (andgate.v):`timescale 1 ns / 1 ns/* A simple AND gate File: andgate.v...
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Create Functional Verilog from Schematic.
Hi,I have a simple schematic with three same AND gates connected together. Each AND gate has also a functional view (obviously the same for all of them) , written in Verilog.What I am trying to achieve...
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cannot pass uvm_sequence_item to send_to_dut
Hi all,Problem: I cannot call within uvm_driver the method send_to_dut with uvm_sequence_item.send_to_dut without argument can access class items of uvm_sequence_item, though.My example is based on the...
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Using strings in constraints to randomize data
Hi, I am using a constraint that uses a string var to randomize a random variable(data). But xcelium give me an error:Constraint:constraint data { sel_string inside {"A"} -> data[0] ==...
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